dmy@lab 7802a7961d 1.加入几句代码只对有DG的线路做合并 ...

2.把合并后总的头节点到每条线路头节点的阻抗改小为0.00001

Signed-off-by: dmy@lab <dmy@lab.lab>

2015-03-12 22:42:40 +08:00

cimparser

1.重新组织了文件。

2014-11-21 17:47:58 +08:00

core

1.重新组织了文件。

2014-11-21 17:47:58 +08:00

Script

1.加入几句代码只对有DG的线路做合并

2015-03-12 22:42:40 +08:00

testHasttable

1.加入几句代码只对有DG的线路做合并

2015-03-12 22:42:40 +08:00

.gitignore

1.变压器接地支路放在左端

2015-03-10 10:45:09 +08:00

Solution.pro

暂时先把几个不用的sub项目隐去

2015-01-08 11:19:31 +08:00

Description

No description provided

2.4 MiB

Languages

C++ 59.2%

CSV 29.7%

Python 9.5%

Wavefront Object 0.9%

QMake 0.7%