facat/cimforreduceloss
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Commit Graph

  • 2675d45215 用序列话方法保存总的文件list master dmy@lab 2015-03-13 22:35:03 +08:00
  • 7802a7961d 1.加入几句代码只对有DG的线路做合并 2.把合并后总的头节点到每条线路头节点的阻抗改小为0.00001 dmy@lab 2015-03-12 22:42:40 +08:00
  • 4d4ca8eb5f 加入了生成批量GAMS文件的py脚本 dmy@lab 2015-03-11 21:43:58 +08:00
  • d0316a7c50 1.把xml文件中明显错误的变压器容量读为630kVA 2.把电容器输出到数据文件中。 dmy@lab 2015-03-11 15:25:52 +08:00
  • 7e5c6c71a1 添加直接给出DG有功、无功的函数 dmy@lab 2015-03-10 20:39:57 +08:00
  • 5825d156f6 把短阻抗改为0.0001 dmy@lab 2015-03-10 20:12:24 +08:00
  • feae41d9ea 1.在脚本中加入非辐射状网络提示 2.修复了没有把DG作为短支路的bug dmy@lab 2015-03-10 19:05:27 +08:00
  • b944c5507b 修复了没有统计新增的线路的问题 dmy@lab 2015-03-10 17:52:17 +08:00
  • b52bfd2935 1.变压器接地支路放在左端 2.添加把所有线路合并起来的脚本 dmy@lab 2015-03-10 10:45:09 +08:00
  • 8a5d392450 修复没有负荷时，连变压器参数都没有的bug dmy@lab 2015-03-09 22:31:04 +08:00
  • f26ffd4ab0 1.三相总功率转换为标幺值 dmy@lab 2015-03-09 21:57:23 +08:00
  • 46f890b77b 修复了合并线路后没用重新计算阻抗的问题 dmy@lab 2015-03-09 16:26:47 +08:00
  • 4df79fa6fb 修复了上一次提交的错误。 dmy@lab 2015-03-09 12:11:54 +08:00
  • f854799989 对于没有长度的头节点线路，设定一个阻抗最小值。 dmy@lab 2015-03-09 11:19:54 +08:00
  • 774a9339e8 解决头结点变化错误的问题。 dmy@lab 2015-03-09 10:31:33 +08:00
  • 1b7e860bdc 修复变压器支路没有换行的问题。 dmy@lab 2015-03-08 17:18:59 +08:00
  • d1ac696c1e 输出为iPso的格式 dmy@lab 2015-02-07 22:14:59 +08:00
  • 1f9734d727 修复LoadInfo中成员变量没有初始化的bug dmy@lab 2015-02-06 15:31:00 +08:00
  • 29828700d2 1.如果负荷路径为空就不打开。 2.把所有负荷24时段输出到一个文件中。 dmy@lab 2015-02-05 16:00:42 +08:00
  • 3345e00fbd 把DG加进去了 dmy@lab 2015-02-01 13:52:43 +08:00
  • d0b9071577 1.修复了单例模板的bug 2.正在加DG dmy@lab 2015-01-30 21:34:31 +08:00
  • cba2942574 把几节线路合并成一节 dmy@lab 2015-01-22 21:19:43 +08:00
  • 01c77d2045 进行负荷映射的时候可能有相同的Substation ID，就把他们全部和起来。 dmy@lab 2015-01-22 15:43:28 +08:00
  • 7947ddc9b1 1.给SWTICH的空node一个虚拟名称。 2.修复了getSubstationLoad的bug，要先判断再返回。 dmy@lab 2015-01-22 14:12:49 +08:00
  • 1c9f65b6cd 利用文件中独读到的线路头节点ID dmy@lab 2015-01-22 11:09:20 +08:00
  • 5017c73f09 改为只从头节点还是找 dmy@lab 2015-01-22 11:00:39 +08:00
  • 9f6e6d7bf7 1.更新一下task.txt文件。 2.有些文件有拓扑错误，还没搞定。 dmy@lab 2015-01-21 22:37:53 +08:00
  • 6da7e677d0 1.删减了已经没用的代码。 2.把零阻抗线路也合并。 dmy@lab 2015-01-21 22:05:19 +08:00
  • 7ec471c87e 踩了无数个坑，终于把零阻抗消除的功能写好了。 dmy@lab 2015-01-21 21:52:18 +08:00
  • 8f512b0242 改成用XML来形成拓扑树 dmy@lab 2015-01-21 14:03:07 +08:00
  • ca60dffe53 缩减元件还没成功 dmy@lab 2015-01-20 22:46:26 +08:00
  • 479bfc778a 1.修复子类初始化问题 2.加了id字段 dmy@lab 2015-01-20 21:24:33 +08:00
  • da0a7f192e 把LineStru等类型声明放到单独的文件中。 dmy@lab 2015-01-20 20:59:47 +08:00
  • 41502b5afa 加了拓扑检查功能。 dmy@lab 2015-01-20 20:50:38 +08:00
  • 5b9625f708 把网架信息输出到文件 dmy@lab 2015-01-20 15:56:30 +08:00
  • a208823264 把负荷匹配到变压器上了。 dmy@lab 2015-01-20 13:48:58 +08:00
  • 8d5fcf9c95 1.把负荷文件路径加入CIMParser中。 2.把变压器也处理成双端支路。 dmy@lab 2015-01-20 13:19:28 +08:00
  • 07cfaef632 1.给Singleton的模板加了点功能。 2.添加了处理DG的功能。 dmy@lab 2015-01-19 14:54:36 +08:00
  • 15718e1990 数据的问题，不管了。 dmy@lab 2015-01-19 13:33:29 +08:00
  • 735226f06a 返回Breaker的EquipmentMemberOf_EquipmentContainer dmy@lab 2015-01-18 18:18:18 +08:00
  • 77ba7c7cec 读负荷匹配的时候如果独到长度为0的就直接跳出循环。 dmy@lab 2015-01-18 16:12:52 +08:00
  • 88ca00c78b 小调试 dmy@lab 2015-01-17 22:31:06 +08:00
  • fd0a71f397 采用绝对路径 dmy@lab 2015-01-16 21:43:32 +08:00
  • 162648a4e7 添加了批量依据时间更新负荷的功能。 dmy@lab 2015-01-16 21:27:23 +08:00
  • 372e24400b 把LoadMapping中的几个表做出单例。 dmy@lab 2015-01-16 21:21:29 +08:00
  • 56da69b835 加了更新LoadInfo负荷的功能。 dmy@lab 2015-01-16 18:08:01 +08:00
  • 491f5e2276 加入忽略一些负荷的功能。 dmy@lab 2015-01-16 16:27:05 +08:00
  • 9faa1cce49 修改以后得到一个可以用的模板类单例。 dmy@lab 2015-01-16 15:55:07 +08:00
  • 29b219fbe9 1.读不匹配但需要忽略的信息。 2.暂时不用单例。 dmy@lab 2015-01-15 22:47:49 +08:00
  • 51eed6e99e 添加一个单例的模板 dmy@lab 2015-01-15 22:06:19 +08:00
  • 230aef6995 利用LoadInfo存储负荷信息 dmy@lab 2015-01-15 21:56:30 +08:00
  • 214c17dd10 1.加了一个历遍所有子目录的类 2.加了读入所有匹配数据的功能。 dmy@lab 2015-01-15 20:05:44 +08:00
  • 9259da0e93 1.修复了上一次提交的bug 2.修复了from和to中的to不是node的bug dmy@lab 2015-01-15 17:31:41 +08:00
  • 5cd6849e95 有可能会访问到重复的元件，如果是已经访问过的就不添加了。 dmy@lab 2015-01-15 17:19:06 +08:00
  • c1b2c0e367 很多输出都注释掉。 dmy@lab 2015-01-08 21:32:33 +08:00
  • ac08caee2a 暂时先把几个不用的sub项目隐去 dmy@lab 2015-01-08 11:19:31 +08:00
  • fffadb53df 删掉原来测试用的文件。 dmy@lab 2015-01-08 10:32:39 +08:00
  • d7e28294db 解决了。只要保存为ASCI码，不用做其他处理就行了。 dmy@lab 2015-01-08 10:31:58 +08:00
  • bdb5c72fa2 文件名一直是乱码。 dmy@lab 2015-01-08 10:13:29 +08:00
  • 1e3ad32bfa 用QTextStream来输出Container的信息。 dmy@lab 2015-01-07 21:57:50 +08:00
  • cd22eecbca 1.加入Task文件，准备批量做。 2.把Task文件接入流程。 facat@lab.com 2015-01-06 20:51:19 +08:00
  • 96fc5726f7 整理了需要解析的线路名单 facat@lab.com 2015-01-06 16:07:26 +08:00
  • 8a994253b9 加了一些变压器统计的代码。 facat@lab.com 2015-01-03 22:22:54 +08:00
  • af8f64dfd0 测试了自动编号功能 facat@lab.com 2014-12-28 17:49:16 +08:00
  • 7fa4d1d98b 用模板实现对不同元件进行编号。 facat@lab.com 2014-12-28 17:16:29 +08:00
  • cbe9e1f261 给CIMExport添加自己计算节点编号的功能。 facat@lab.com 2014-12-28 16:56:45 +08:00
  • 9cb2f5a8f6 用CIMExporter分别处理读到的线路，开关，变压器等元件。 facat@lab.com 2014-12-28 16:40:57 +08:00
  • 28e1df38fa 删除一些不需要的注释 facat@lab.com 2014-12-28 15:33:25 +08:00
  • 4bc4f0ab3f 用类处理Breaker和Disconnector facat@lab.com 2014-12-27 21:50:51 +08:00
  • 84d5330628 用类处理变压器阻抗数据。 facat@lab.com 2014-12-27 21:45:46 +08:00
  • 57dc9e9728 用类处理线路阻抗数据。 facat@lab.com 2014-12-26 21:21:58 +08:00
  • 45a76228c4 进过测试几个文件，拓扑解析基本上能用了。 facat@lab.com 2014-12-26 11:49:42 +08:00
  • 32e3e9cfb1 用一些dirty的方法，判断是不是V馈线站 facat@lab.com 2014-12-26 11:22:10 +08:00
  • 432724f3d2 加入判别是否是需要的Disconnector facat@lab.com 2014-12-25 21:54:03 +08:00
  • edfb3310f8 加了处理Disconnector连接关系的代码 facat@lab.com 2014-12-25 21:35:06 +08:00
  • a012ca3502 显示输出遇到的Substation的名字 facat@lab.com 2014-12-25 16:21:20 +08:00
  • 9a70026cf3 拓扑解析也完成了，虽然用了一些dirty的方法。 facat@lab.com 2014-12-25 11:44:46 +08:00
  • 14476a7939 给Breaker增加NamingDescription facat@lab.com 2014-12-12 17:38:45 +08:00
  • e587ab8667 加Breaker状态显示。 facat@lab.com 2014-12-12 17:13:39 +08:00
  • eadb1dedf3 吧ACLineSegment的lineName换乘了namingDescription facat@lab.com 2014-12-12 16:41:36 +08:00
  • cb0a527cf8 有一些东西就不读了。 facat@lab.com 2014-12-12 16:24:27 +08:00
  • 936c4a7e6f 增加开关状态 facat@lab.com 2014-12-11 20:32:49 +08:00
  • a27bb65465 增加读取和取回PowerTransformer的NamingDescription facat@lab.com 2014-12-11 20:03:08 +08:00
  • 2e46068680 加了Substation的类 facat@lab.com 2014-12-11 19:57:55 +08:00
  • d6bcb9a0c5 重新优化了TopologyRecorder的结构，代码更合理。 facat@lab.com 2014-12-09 22:03:56 +08:00
  • 000f9b89fa 1.注释掉一些不用的输出 2.删掉一些错误的注释 facat@lab.com 2014-12-06 22:12:17 +08:00
  • 69cd117f35 1.修复了一些类的isTerminal没有被初始化的bug 2.修复了一些地方判断下一个Terminal的bug Signed-off-by: facat@lab.com <facat@lab.com> facat@lab.com 2014-12-06 21:48:07 +08:00
  • 38025aa1fc 修复了单例的bug facat@lab.com 2014-11-26 20:49:33 +08:00
  • 53416f8f33 1.修复小bug 2.增加Node到Terminal的映射。 facat@lab.com 2014-11-26 17:09:37 +08:00
  • a27b938085 把之前用于调试代码的多余语句删掉。 facat@lab.com 2014-11-24 22:03:07 +08:00
  • 8bb30a0940 不是用QStringRef，太容易出错。 facat@lab.com 2014-11-24 22:01:30 +08:00
  • 407fe62995 把各种元件做出单独的类。 facat@lab.com 2014-11-22 22:18:18 +08:00
  • ccc4c1d90c 把大文件拆成小文件 facat@lab.com 2014-11-22 16:27:22 +08:00
  • f502f0dc62 开始加入类来处理各种元素 facat@lab.com 2014-11-22 11:32:12 +08:00
  • 3a555bd2c1 1.重新组织了文件。 2.准备试试把所有元素都读入内存中。 facat@lab.com 2014-11-21 17:47:58 +08:00
  • 5d44332c13 删掉部分注释 facat@lab.com 2014-11-21 16:55:56 +08:00
  • d810b413a1 第一次提交 facat@lab.com 2014-11-21 16:54:13 +08:00